Alors que Samsung vient de lancer en ce mois de juin ses premières fournées de puces 3 nm, le fondeur coréen a profité de son Samsung Foundry Forum pour dévoiler une partie de sa feuille de route en matière d’amélioration de procédés de gravure. Qui commence donc en 2025 avec sa classe de gravure « équivalente 2 nm », appelée SF2 (Samsung Foundry 2). Une finesse qui apportera 25 % d’efficacité énergétique et 12 % de performances en plus ainsi qu’une réduction de taille de 5 % par rapport au 3 nm actuel de Samsung.
Et ce premier node ne servira pas qu’à graver des processeurs de smartphones, tablettes ou PC : Samsung développe la possibilité de l’utiliser aussi pour la production de mémoires (LPDDR5x, HBM3P). Une fois le SF2 initial développé, Samsung va décliner cette technologie de gravure pour la production de puces hautes performances (SF2P) en 2026 et pour les puces automobiles (SF2A) en 2027. Le développement de procédés spécifiques est en effet une obligation pour la conception de puces critiques comme les processeurs liés à l’automobile. Si l’on peut tolérer qu’une application de smartphone plante, ce genre d’erreur n’est pas tolérable dans un véhicule lancé à 130 km/h. Et si les programmes doivent être bétons, il en va de même pour la structure des puces.
Lire aussi : Puces gravées en 3 nm : pourquoi l’avance de Samsung n’est pas si décisive (juillet 2022)
Vous notez ici que la nomenclature de Samsung n’inclut nulle part de mention de nanomètres, comme le font déjà TSMC et Intel. Et ce pour une bonne raison : les nanomètres ne sont plus vraiment la bonne unité de mesure des transistors, tant cette valeur ne représente que le sommet de l’iceberg – la partie des puces effectivement gravée en 2 nm est assez réduite.
SF1.4 pour 2027 et la maîtrise du GAAFET comme atout ?
Au même moment où Samsung ambitionne de graver les puces automobiles en 2 nm (pardon, en SF2A) le coréen promet d’introduire la gravure généraliste en 1,4 nm appelée SF1.4 dont nous vous avions déjà parlé. Une gravure qui semble record, Intel n’ayant pour l’heure parlé que de son procédé Intel 18A (18 angströms, soit 1,8 nm). Dans cette feuille de route qui part de 3 nm pour aller à 1,4 nm, Samsung compte notamment sur une technologie pour avoir l’avantage : la structure de ses transistors. Le coréen est en effet le premier à avoir implémenté une nouvelle conformation spatiale des transistors appelée « Gate All Around Field Effect Transistor » ou GAAFET. Avec une porte (gate) qui englobe tout le circuit, ce format du futur promet un meilleur contrôle des courants qui passent dans les circuits.
Cette structure, théorisée par l’institut belge de l’IMEC, véritable temple des semi-conducteurs auquel toutes les grandes entreprises du milieu participent, va être utilisée non seulement par TSMC mais aussi Intel (qui l’appel RibbonFet). Mais, en intégrant cette technologie avant ses concurrents, Samsung espère avoir de l’avance dans l’amélioration du procédé. En effet, cette structure va demander du temps avant d’être pleinement maîtrisée, sachant que c’est justement sur les transistors (et non sur la SRAM par exemple) que la finesse de gravure minimale peut être atteinte.
On pourrait dresser un parallèle avec Intel, qui avait été le premier à intégrer les transistors FinFET, et qui a pu faire des merveilles jusqu’au 10 nm. Dans ce node, Intel profitait ainsi d’une densité de transistors supérieure au 7 nm de TSMC. Mais, malheureusement pour Intel, avec une moins bonne efficacité énergétique et de moins bons rendements.
Samsung a donc une feuille de route agressive. Et il en va de même pour TSMC, qui est en train de construire sa chaîne de production en 2 nm. Ou d’Intel, qui ambitionne de reprendre sa couronne de roi de la miniaturisation à partir de 2025. La bataille pour la miniaturisation est de plus en plus dure, se fait avec de moins en moins d’acteurs. Mais elle est tout aussi acharnée.
🔴 Pour ne manquer aucune actualité de 01net, suivez-nous sur Google Actualités et WhatsApp.
Source : AnandTech
